|
Üyelerimizin mesleki ve kişisel gelişimlerine katkıda bulunmak amacıyla 22-23-24 Mart 2017 tarihlerinde FPGA kursu düzenlenecektir. Üretimden sonra istenen fonksiyona göre donanım yapısı kullanıcı tarafından değiştirilebilen entegre devreler olarak tanımlanan FPGA kursu EMO Merkez Toplantı Salonunda üyemiz Abdurrahman Bayrak tarafından gerçekleştirilecek. Kurs bedeli 100 TL olup katılmak isteyenlerin kayıt yaptırmaları gerekmektedir.
Üyelerimizin mesleki ve kişisel gelişimlerine katkıda bulunmak amacıyla 22-23-24 Mart 2017 tarihlerinde FPGA kursu düzenlenecektir. Üretimden sonra istenen fonksiyona göre donanım yapısı kullanıcı tarafından değiştirilebilen entegre devreler olarak tanımlanan FPGA kursu EMO Merkez Toplantı Salonunda üyemiz Abdurrahman Bayrak tarafından gerçekleştirilecek. Kurs bedeli 100 TL olup katılmak isteyenlerin kayıt yaptırmaları gerekmektedir.
Tarih: 22-23-24 Mart 2017 Saat: 10.00-17.00 Yer: EMO Merkez Toplantı Salonu (Ihlamur Caddesi No:10 Teras Kat Kızılay-Ankara) Online kayıt için TIKLAYINIZ.
Eğitimin İçeriği 1 GİRİŞ FPGA Nedir? Neden FPGA? VHDL Hakkında 2 KULLANILAN YAZILIM VE KART Xilinx Vivado ile Yeni Proje Oluşturma Xilinx Vivado ile Benzetim 3 TEMEL VHDL BİLEŞENLERİ VHDL Kodunun Bölümleri Kütüphane Bildirimi (Library) Varlık Bildirimi (Entity) Mimari (Architecture)
4 VHDL OPERATÖRLERİ VE NİTELİKLERİ (ATTRIBUTES) Mantıksal Operatörler İlişkisel Operatörler Toplama, Çıkarma ve Ekleme Operatörleri Çarpma, Bölme, Mod ve Artan Operatörleri Diğer Operatörler Operatörlerin Kullanımı Nitelikler (Attributes) Önceden Tanımlı Nitelikler Kullanıcı Tanımlı Nitelikler 5 VHDL VERİ NESNELERİ Signal Veri Nesnesi Variable Veri Nesnesi Constant Veri Nesnesi VHDL`de Açıklama Metni Veri Nesnelerinin Adlandırılması Veri Tipleri Bit ve bit_vector Tipleri Std_logic ve std_logic_vector Tipleri Signed ve unsigned Tipleri Integer Tipi Boolean Tipi Listeleme Tipi (Enumaration) Tip Dönüşümleri Diziler Port Dizileri Record Tanımlaması Veri Nesnesi Değerleri ve Numaraları Çoklu Veri Nesnesine Değer Atanması 6 ALT DEVRELER, ALT PROGRAMLAR VE PAKETLER VHDL`de Alt Devre Tanımlama-PORT MAP Kullanımı Generic Kullanarak Entity Tanımlama Function Procedure VHDL`de Package Kullanımı 7 EŞ ZAMANLI ATAMA İFADELERİ Basit Sinyal Atamaları Others Kullanarak Sinyal Değeri Atama Seçilmiş Sinyal Atama Şartlı Sinyal Atamaları Generate İfadeleri 8 VHDL`DE SIRALI ATAMA SÖZDİZİMLERİ Process Sözdizimi Variable Kullanımı If Sözdizimi Case Sözdizimi Loop Sözdizimi Saat Darbesi Kullanımı Wait Until Söz Dizimi İfade Düzenleme 9 BENZETİM UYGULAMALARI 10 NEXYS 4 UYGULAMALARI
|
Tanıtım
ANKARA ŞUBE
ETKİNLİK
