· ŞUBE Giriş Sayfası

 ANKARA ŞUBE

 
Şube Kapsamındaki İller:

 AFYONKARAHİSAR   ANKARA   ÇANKIRI   ERZİNCAN   ERZURUM   KASTAMONU   KAYSERİ   KIRŞEHİR   KONYA   NEVŞEHİR   SİVAS   TOKAT   YOZGAT   AKSARAY   KIRIKKALE 
 

EMO Ankara Şubesi
Haber Bülteni
SAYI: 2023.4

Tüm Sayılar

 
Üyelerimizin mesleki gelişimine katkıda bulunmak amacıyla 16-18-20-23-25-27-30 Temmuz 2018 /01-03-06-08-10 Ağustos 2018 tarihlerinde FPGA Eğitimi üyemiz Abdurrahman Bayrak tarafından 19.00-22.00 saatleri arasında EMO Konferans Salonu’nda gerçekleştirilecek. Katılımcıların eğitime gelirken kendi kişisel bilgisayarlarını, Xilinx Vivado Design Suite programının ücretsiz kullanım lisansına sahip WebPACK versiyonunu indirerek eğitime hazır halde getirmesi gerekmektedir.
 

Online Kayıt

Eğitim İçeriği:

1 GİRİŞ

                FPGA Nedir?

                Neden FPGA?

                VHDL Hakkında

2 KULLANILAN YAZILIM VE KART

                Xilinx Vivado ile Yeni Proje Oluşturma

                Xilinx Vivado ile Benzetim

3 TEMEL VHDL BİLEŞENLERİ

                VHDL Kodunun Bölümleri

                                Kütüphane Bildirimi (Library)

                                Varlık Bildirimi (Entity)

                                Mimari (Architecture)

4 VHDL OPERATÖRLERİ VE NİTELİKLERİ (ATTRIBUTES)

                Mantıksal Operatörler

                İlişkisel Operatörler

                Toplama, Çıkarma ve Ekleme Operatörleri

                Çarpma, Bölme, Mod ve Artan Operatörleri

                Diğer Operatörler

                Operatörlerin Kullanımı

                Nitelikler (Attributes)

                               Önceden Tanımlı Nitelikler

                               Kullanıcı Tanımlı Nitelikler

5 VHDL VERİ NESNELERİ

                signal Veri Nesnesi

                variable Veri Nesnesi

                constant Veri Nesnesi

                VHDL`de Açıklama Metni

                Veri Nesnelerinin Adlandırılması

                Veri Tipleri

                               bit ve bit_vector Tipleri

                               std_logic ve std_logic_vector Tipleri

                               signed ve unsigned Tipleri

                                               Integer Tipi

                                               Boolean Tipi

                                               Listeleme Tipi (Enumaration)

                                               Tip Dönüşümleri

                                               Diziler

                                               Port Dizileri

                                               Record Tanımlaması

                               Veri Nesnesi Değerleri ve Numaraları

                               Çoklu Veri Nesnesine Değer Atanması

6 ALT DEVRELER, ALT PROGRAMLAR VE PAKETLER

                VHDL`de Alt Devre Tanımlama-PORT MAP Kullanımı

                Generic Kullanarak Entity Tanımlama

                               Function

                               Procedure

                               VHDL`de Package Kullanımı

7 EŞ ZAMANLI ATAMA İFADELERİ

                Basit Sinyal Atamaları

                Others Kullanarak Sinyal Değeri Atama

                Seçilmiş Sinyal Atama

                Şartlı Sinyal Atamaları

                Generate İfadeleri

8 VHDL`DE SIRALI ATAMA SÖZDİZİMLERİ

                Process Sözdizimi

                variable Kullanımı

                If Sözdizimi

                Case Sözdizimi

                Loop Sözdizimi

                Saat Darbesi Kullanımı

                Wait Until Söz Dizimi

                İfade Düzenleme

9 BENZETİM UYGULAMALARI

10 NEXYS 4 UYGULAMALARI